高速PCB信號完整性問題分析及改善方式

為應(yīng)對航空電子系統(tǒng)高速化、高集成度開展方向的要求，印制電路板作為電子系統(tǒng)的基石能夠?qū)崿F(xiàn)良好的信號完整性，以提升電子系統(tǒng)的性能與穩(wěn)定性，深入分析了導(dǎo)致高速印制電路板出現(xiàn)信號完整性問題的兩個主要因素，提出了相應(yīng)的解決措施，并利用仿真工具Sigrity PowerSI 對高速印制電路板的布線進行仿真優(yōu)化，最終有效改善了高速PCB 板的信號完整性問題。由此可證明，提出的改善措施可應(yīng)用至實際工程中，用于解決高速印制電路板的信號完整性問題。 ■十大网投正规信誉官网■十大网投靠谱平台 科技小編做出如下整理：

背景概述

隨著多電/全電飛機技術(shù)的提出以及航空電子技術(shù)的不斷開展， 對于航空電子系統(tǒng)的設(shè)計正朝著高速化、高集成度方向不斷前進；隨之而來是對PCB 設(shè)計的高要求與高標準， 印制電路板的層數(shù)不斷增加以及小型化要求?；诖朔N情況下， 印制電路板元器件密度不斷增加， 走線間距逐漸減小， 致使信號完整性成為數(shù)字電路系統(tǒng)設(shè)計時需著重考慮的地方， 對高速印制電路板進行布局布線設(shè)計時信號完整性成為衡量PCB 設(shè)計質(zhì)量的關(guān)鍵因素之一。

根據(jù)定義知：信號完整性問題所研究的是當(dāng)電子產(chǎn)品工作在高達百兆赫茲甚至G 兆赫茲頻率時互連線與數(shù)字信號的電壓電流波形相互作用時的電氣特性怎樣影響產(chǎn)品工作性能， 其中信噪比下降或者信號失真屬于信號完整性問題中兩種常見情況， 噪聲問題為文中重點關(guān)注的信號完整性問題， 而信號反射、信號串?dāng)_是影響信號產(chǎn)生噪聲最主要的兩個因素。

01 信號反射

影響電路產(chǎn)生信號反射最直接的因素是信號在互連線上傳輸過程中出現(xiàn)阻抗不陸續(xù)在的點；在傳輸信號過程中若發(fā)生導(dǎo)線阻抗不陸續(xù)在的情況， 易產(chǎn)生信號反射，如圖1 所示。0區(qū)域為阻抗分界前， 1區(qū)域為阻抗分界后， 假設(shè)0區(qū)域的阻抗為Z0， 1區(qū)域的阻抗為Z1， 則0區(qū)域的反射系數(shù)τ 為：

圖1 阻抗不陸續(xù)在示意框圖

由上式（1） --反射系數(shù)τ 計算公式可知， 當(dāng)互連線上兩相鄰區(qū)域的阻抗不陸續(xù)在性越差時， 會一定程度上增大反射的信號量。假設(shè)一種極端情況：0 區(qū)域的阻抗為50Ω， 1 區(qū)域的阻抗為0Ω， 其反射系數(shù)τ=（0-50）/0+50=-1， 當(dāng)傳輸?shù)男盘枮?V LVTTL 時， 反射電壓為-5V， 入射電壓與反射電壓疊加結(jié)果為0V， 末端短路，符合短路點電壓為0 的特征。

根據(jù)上述分析可知：傳輸線阻抗不匹配是導(dǎo)致信號反射的根本因素， 為減少因反射帶來的信號完整性問題， 提出以下方式減少信號反射問題。

1.1.1源端串接電阻

源端串接電阻是順利獲得在源端處附近串接一電阻Rc，用以匹配信號源的阻抗， 其設(shè)計示意圖如圖2 所示。一般這個串接匹配電阻Rc 的阻值都不是很大， 電路中常使用的串接阻值為22Ω 或者33Ω。這種方式是順利獲得限制電流來抑制地彈噪聲， 雖然這種電路簡單易實現(xiàn)， 但是同時因增大RC 時間常數(shù)導(dǎo)致減緩了負載端信號的上升時間， 因此源端串接電阻方式并不十分適用于高速時鐘等電路中。

圖2 源端串接電阻示意框圖

1.1.2分壓器型端接

分壓器型端接即戴維南端接， 其設(shè)計思路如圖3 所示。利用上拉電阻R1 和下拉電阻R2 構(gòu)成端接電阻進行阻抗匹配， 反射的噪聲信號借由R1 和R2 吸收。當(dāng)分壓型端接的阻抗Rd（Rd=（R1×R2）/（R1+R2））與傳輸線阻抗Z0相等時， 將會達到最佳阻抗匹配。

圖3 分壓器型端接示意框圖
當(dāng)在系統(tǒng)中使用分壓型端接時， 能夠完全吸收發(fā)送的波從而實現(xiàn)反射信號的消除；假設(shè)傳輸線上無信號，可利用戴維南端接電路設(shè)置線路電壓， 穩(wěn)定電路狀態(tài)，該方法非常適用于總線電路使用。但其始終有直流電流從VCC 端流經(jīng)至GND 端， 致使匹配電路中不斷有直流功耗， 降低了系統(tǒng)內(nèi)噪聲容限。

以上兩種方式皆是順利獲得阻抗匹配的方式降低反射的影響， 兩種方法各有優(yōu)缺點， 在進行高速電路設(shè)計時可結(jié)合具體情況選擇適用的端接電路；當(dāng)然阻抗匹配方式并不僅僅局限于這兩種， 可根據(jù)實際情況選擇其他合適的方式進行設(shè)計。

1.1.3優(yōu)化拓撲結(jié)構(gòu)

行業(yè)內(nèi)將印制電路板的信號的走線連接方式利用拓撲結(jié)構(gòu)表征出來， 常見的拓撲結(jié)構(gòu)整體上可分為點對點和多對多的拓撲結(jié)構(gòu)。利用點對點的拓撲結(jié)構(gòu)可便于進行阻抗控制， 但是易造成布線復(fù)雜；菊花鏈拓撲結(jié)構(gòu)多數(shù)情況下用于負載多的總線系統(tǒng)， 該結(jié)構(gòu)優(yōu)點在于在占用較小布線空間的基礎(chǔ)上實現(xiàn)單一阻抗匹配， 但是其布線長度受限；多負載系統(tǒng)另一種常用布線方式為星形布線網(wǎng)絡(luò)， 可實現(xiàn)多負載的信號同步， 但是存在傳輸線驅(qū)動能力不足的問題。因此在進行PCB 布局布線時， 尤其是關(guān)鍵信號， 應(yīng)該先利用軟件進行信號完整性分析來判斷使用哪種拓撲結(jié)構(gòu)來保證信號與印制電路板的質(zhì)量。

1.2 信號串?dāng)_

根據(jù)電磁感應(yīng)定律可知：當(dāng)導(dǎo)線上有電信號流經(jīng)時， 會在導(dǎo)線周圍存在變化的電磁場， 而這磁場會在與此導(dǎo)線相鄰處耦合出噪聲信號， 產(chǎn)生信號串?dāng)_。當(dāng)這磁場變化愈強時， 產(chǎn)生的噪聲信號愈強， 即信號串?dāng)_情況加重。圖4 為理想狀態(tài)下導(dǎo)線間串?dāng)_示意圖， 將下圖中MN 段導(dǎo)線為動態(tài)線， 即電信號在MN 段傳輸， 方向為M 點至N 點；OP 段導(dǎo)線為靜態(tài)線， 當(dāng)電信號傳輸時，會在OP 段耦合出噪聲信號， 該噪聲信號會進一步干擾其他正常電路。當(dāng)流經(jīng)MN 段信號趨于平穩(wěn)直到變成直流信號時， 在OP 段耦合出的噪聲信號便會減弱直至消失；由此可知信號的跳變是導(dǎo)致串?dāng)_產(chǎn)生的關(guān)鍵因素，電流變化愈大愈快， 在靜態(tài)線上耦合出的噪聲也愈大。

圖4 理想狀態(tài)下導(dǎo)線間串?dāng)_示意圖

信號串?dāng)_對高速印制電路板的影響主要表現(xiàn)形式為信號誤觸發(fā)。信號誤觸發(fā)是指在高速數(shù)字電路中， 若串?dāng)_噪聲順利獲得耦合在被干擾線路與信號接收端產(chǎn)生一個瞬時噪聲脈沖信號， 假設(shè)該脈沖信號的幅值大于接收端的閾值， 則會產(chǎn)生不受控的觸發(fā)信號， 有可能導(dǎo)致后級電路的邏輯控制功能混亂。

順利獲得前期查閱資料以及仿真分析得知：減小串?dāng)_的有效措施是減小干擾源與被干擾對象之間的耦合， 順利獲得增大傳輸線間距以及減小平行線走線長度能夠有效避免因耦合產(chǎn)生的信號串?dāng)_問題。因此， 根據(jù)分析結(jié)果主要利用以下幾種方法來抑制信號串?dāng)_：

• 在滿足印制電路板布線布局空間要求前提下，適當(dāng)增大傳輸線走線間距， 盡量保證走線間距符合“3W” 原則。
  

• 進行多層板疊層結(jié)構(gòu)設(shè)計時， 盡可能減小信號層與GND 層間的高度， 前提是滿足阻抗要求。
  

• 借助前文提及的端接方式， 進行阻抗匹配設(shè)計， 有效消除信號反射， 從而削弱信號串?dāng)_的影響。
  

• 印制電路板布線時， 盡可能避免使用過長的平行線。
  

• 在進行電路原理設(shè)計時， 盡可能在滿足時序要求的情況下選擇轉(zhuǎn)換速率較慢的電子元器件， 順利獲得降低電磁場轉(zhuǎn)換速率來抑制信號串?dāng)_。
  

• 由于物理上的限制印制電路板的表層走線僅有一個參考平面， 會無形中使表層走線的耦合大于內(nèi)層走線， 因此在設(shè)計PCB 時應(yīng)該盡量保證在內(nèi)層完成對串?dāng)_噪聲敏感的信號傳輸線布線。
  

試驗驗證

選取一款基于DDR4 的10 層印制電路板的布線進行仿真分析與設(shè)計優(yōu)化， 該DDR4 內(nèi)存工作頻率為2.4GHz，工作電壓為1.2V；仿真分析軟件選用Cadence 公司的Sigrity PowerSI 組件對DDR4 布線進行阻抗仿真分析。將選取的10 層印制電路板文件導(dǎo)入PowerSI 中進行阻抗分析， 選取DDR 部分數(shù)據(jù)總線進行演示， 仿真結(jié)果如圖5 （a） 所示。用顏色深淺來區(qū)分阻抗值， 如圖5（a）中右側(cè)所示， 例如（40-50）Ω 為藍色， （120-130）Ω 為黃色；由圖5（a）可看出優(yōu)化前PCB 走線的阻抗不陸續(xù)在，易產(chǎn)生信號反射等問題。利用提及的優(yōu)化措施對PCB重新進行布線后再次仿真， 結(jié)果如圖5 （b） 所示。根據(jù)仿真結(jié)果可看出， 優(yōu)化后走線的阻抗陸續(xù)在性明顯優(yōu)于優(yōu)化前的。因此根據(jù)試驗結(jié)果可得出利用提出的改進措施能夠有效改善信號完整性問題， 提升印制電路板質(zhì)量。

圖5 阻抗仿真分析結(jié)果

結(jié)語

信號反射與信號串?dāng)_是影響高速印制電路板信號完整性的主要原因， 對產(chǎn)生這兩個現(xiàn)象的原因進行深入剖析， 依據(jù)分析結(jié)果提出相應(yīng)的解決措施并將改善方式應(yīng)用于某款高速印制電路板設(shè)計工作中；利用仿真軟件對電路的信號完整性進行仿真驗證， 順利獲得實驗結(jié)果可得出提及的措施能夠有效改善信號完整性問題， 保障高速印制電路板信號的質(zhì)量， 提升電子系統(tǒng)的穩(wěn)定性， 為高速印制電路板設(shè)計行業(yè)給予新的設(shè)計思路。

作者：茍輝，汪忠林，李堅

來源：數(shù)據(jù)庫與信息管理

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