[技術(shù)前沿]晶體管的下一步--3D集成
垂直晶體管的后續(xù)版本正在出現(xiàn)，可能是finFET的繼任者，將較低的泄漏與顯著的面積減小結(jié)合在一起。
隨著N3推出的堆疊納米片晶體管使用多個(gè)溝道層來維持總體溝道長度和必要的驅(qū)動(dòng)電流，同時(shí)繼續(xù)減少標(biāo)準(zhǔn)單元占用空間。后續(xù)技術(shù)CFET將z軸進(jìn)一步推高，將n溝道和p溝道晶體管堆疊在彼此的頂部，而不是并排。
在12月的IEEE電子器件會(huì)議上展示的工作中，臺(tái)積電的研究人員估計(jì)，在柵極尺寸恒定的情況下，CFET可以將整體尺寸減小1.5倍到2倍。對(duì)于任何數(shù)字邏輯來說，這些都是顯著的領(lǐng)域優(yōu)勢，但制造這些新的晶體管結(jié)構(gòu)將是一個(gè)挑戰(zhàn)。
單片3D集成是最簡單的集成方案，也是最有可能第一時(shí)間投入生產(chǎn)的方案。在單片3D集成中，整個(gè)結(jié)構(gòu)組裝在單片硅上。這種方法還可用于制造內(nèi)存計(jì)算設(shè)計(jì)，其中內(nèi)存器件被制造為傳統(tǒng)CMOS電路金屬化層的一部分。雖然單片3D設(shè)計(jì)中的各個(gè)層可以融入新技術(shù)（例如ReRAM器件的集成），但整體CMOS流程仍得以保留。使用的所有材料和工藝都必須與該標(biāo)準(zhǔn)兼容。
為互補(bǔ)器件添加更多納米片
這種方案的整體過程類似于堆疊納米片晶體管流程。它從八個(gè)或更多交替的硅和硅鍺層（四對(duì)）開始，而堆疊的納米片NFET或PFET可能只有四個(gè)這樣的層（兩對(duì)）。然而，在CFET 流程中，中間介電層插入到堆棧的中間。
該層將n型和p型晶體管分開，可能是與標(biāo)準(zhǔn)納米片晶體管流程最重要的區(qū)別。imec的Naoto Horiguchi表示，為了最大限度地減少寄生電容，中間介電層應(yīng)盡可能薄。但如果它太薄，邊緣放置錯(cuò)誤可能會(huì)導(dǎo)致隔離失敗，將頂部器件的觸點(diǎn)降落到底部器件上。
在臺(tái)積電的工藝中，Si/SiGe超晶格包括一個(gè)高鍺SiGe層作為中間電介質(zhì)的占位符。在源極/漏極蝕刻之后，高選擇性蝕刻去除該層并氧化其兩側(cè)的硅以形成中間電介質(zhì)。
在TSMC工藝中形成中間電介質(zhì)之后，進(jìn)行內(nèi)部隔離物凹槽蝕刻，使SiGe層相對(duì)于硅納米片凹進(jìn)，從而限定柵極長度和結(jié)重疊。
盡管臺(tái)積電強(qiáng)調(diào)尚未制造出完全金屬化的集成CFET電路，但它確實(shí)報(bào)告稱，超過90%的晶體管幸存下來。
沉積納米片堆疊非常簡單。以所需的精度蝕刻它則不然。低于垂直的蝕刻輪廓將改變頂部和底部器件的相對(duì)溝道長度，導(dǎo)致不對(duì)稱的開關(guān)特性。
堆疊晶圓以提高靈活性
另一種順序3D集成更加靈活。雖然單片3D集成使用單個(gè)器件層，但順序3D集成在第一層之上綁定了一個(gè)附加層。不過，順序3D集成不同于三維晶圓級(jí)封裝和芯片堆疊。在WLP中，組件器件被完成、鈍化和測試。組件芯片作為獨(dú)立電路具有完整的功能。在順序3D集成中，這兩層是單個(gè)集成電路的一部分。
通常，雖然并非總是如此，第二層是未經(jīng)處理的裸晶圓，根本沒有任何器件。Soitec研究和外部合作總監(jiān)Ionut Radu表示，他的公司使用SmartCut工藝來轉(zhuǎn)移亞微米硅層。不過，順序集成的優(yōu)點(diǎn)之一是它為其他可能性打開了大門。例如，第二層可以使用不同的硅晶格取向來促進(jìn)應(yīng)力工程以提高載流子遷移率。它還可以使用替代溝道材料，例如砷化鎵或二維半導(dǎo)體。在轉(zhuǎn)移發(fā)生之前，第二片晶圓的處理不會(huì)對(duì)第一片晶圓的熱預(yù)算產(chǎn)生影響。
鍵合后，第二層的工藝溫度通常必須保持在500°C以下。CEA-Leti的工藝集成工程師Tadeu Mota-Frutuoso表示，研究人員順利獲得對(duì)源/源使用激光退火，能夠在傳統(tǒng)CMOS工藝中達(dá)到這一基準(zhǔn)。排水激活步驟。
雖然順序3D集成可用于實(shí)現(xiàn)CFET器件，但頂層也可以包含獨(dú)立電路。盡管如此，與單片集成一樣，兩個(gè)電路層之間的介電層是關(guān)鍵的工藝步驟。KAIST的分析師發(fā)現(xiàn)，減少層間電介質(zhì)的厚度可以改善散熱。它還有助于使用底部柵極來控制頂層設(shè)備。另一方面，介電層位于原始晶圓和轉(zhuǎn)移層之間的界面處。厚度控制取決于用于準(zhǔn)備轉(zhuǎn)移表面的拋光步驟。如此精確的控制對(duì)于CMP來說極具挑戰(zhàn)性。
無污染地重新驅(qū)動(dòng)晶圓
雖然第二電路層可以在工藝流程中的任何點(diǎn)添加，但插入點(diǎn)不僅限制第一層和第二層器件，而且限制整個(gè)晶圓廠。當(dāng)?shù)诙由形窗骷r(shí)，與第一層的對(duì)齊相對(duì)容易。相比之下，Horiguchi表示，將一個(gè)器件晶圓對(duì)齊到另一個(gè)器件晶圓的頂部會(huì)造成面積損失，以適應(yīng)潛在的重疊錯(cuò)誤。順序3D結(jié)構(gòu)的總器件厚度也往往更大。
將具有觸點(diǎn)和其他金屬化的第一層晶圓返回到FEOL工具來制造第二晶體管層會(huì)帶來很大的交叉污染風(fēng)險(xiǎn)。即使頂面封裝良好，Mota-Frutuoso在一次采訪中解釋說，底層的側(cè)壁和斜面仍然會(huì)將金屬層暴露于FEOL工藝中。為分析決這個(gè)問題，CEA-Leti提出了一種斜面污染包裹 (BCW) 方案，該方案第一時(shí)間清潔晶圓邊緣，然后使用保護(hù)性氧化層將其和側(cè)壁封裝。
控制散熱
對(duì)于單片和順序3D器件來說，散熱都是一個(gè)重大挑戰(zhàn)。概括起來很困難，因?yàn)闊崽匦匀Q于特定的集成方案甚至電路設(shè)計(jì)。臺(tái)積電高級(jí)經(jīng)理Wei-Yen Woon和他的同事評(píng)估了氮化鋁和金剛石作為可能的散熱層。雖然兩者都已用于功率器件，但它們對(duì)于CMOS工藝流程來說是全新的。他們順利獲得低溫濺射工藝取得了高質(zhì)量的柱狀A(yù)lN薄膜，盡管柱狀結(jié)構(gòu)確實(shí)阻礙了面內(nèi)熱傳輸。雖然金剛石具有極高的導(dǎo)熱性，但它也可能需要極高的加工溫度。臺(tái)積電團(tuán)隊(duì)順利獲得使用預(yù)沉積的金剛石核，在BEOL兼容溫度下沉積了質(zhì)量可接受的薄膜，但他們尚未嘗試將這些薄膜與工作設(shè)備集成。
下一步是什么？
短期內(nèi)，單片3D集成在現(xiàn)有納米片晶體管工藝流程的基礎(chǔ)上，為CFET制造給予了一條相對(duì)簡單的途徑。即使是順序3D集成的支持者也希望整體方法能夠第一時(shí)間投入生產(chǎn)。但從長遠(yuǎn)來看，在第二器件層使用完全不同的材料的能力為器件設(shè)計(jì)人員給予了更多的工藝優(yōu)化旋鈕。
不管它是如何實(shí)現(xiàn)的，有源器件不再需要將自身限制在單個(gè)平面層的想法的影響遠(yuǎn)遠(yuǎn)超出了邏輯晶體管的范圍。從內(nèi)存計(jì)算模塊到圖像傳感器，3D集成是“超越摩爾”設(shè)備的重要工具。
原文鏈接：
http://semiengineering.com/building-cfets-with-monolithic-and-sequential-3d/
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