■十大网投正规信誉官网■十大网投靠谱平台 科技微波小課堂：一種基于ATE的SerDes物理層測試方法

串行傳輸技術(shù)特別是串行解串器 （SerDes） 能給予比并行傳輸技術(shù)更高的帶寬，被廣泛應(yīng)用于嵌入式高速傳輸領(lǐng)域。SerDes 物理層的測試需要設(shè)備的帶寬大于信號速率，測試指標(biāo)高且測試端口接入會對信號產(chǎn)生影響。大多數(shù)廠商采用儀器儀表與評估板來評估待測器件 （DUT） 的方式效率低下，只適用于產(chǎn)品評估階段?；谧詣?dòng)測試設(shè)備 （ATE） 與可測性設(shè)計(jì) （DFT） 相結(jié)合的方式，采用高速串行接口源同步測試技術(shù)、測試通路校準(zhǔn)與補(bǔ)償?shù)燃夹g(shù)，對 SerDes 產(chǎn)品的功能、發(fā)送和接收端參數(shù)進(jìn)行全面的測試，實(shí)現(xiàn)高速接口的快速準(zhǔn)確測試，并可適用于其他同類 SerDes 芯片測試。

1 引言

隨著大數(shù)據(jù)時(shí)代的來臨，數(shù)據(jù)傳輸對總線帶寬提出了更高的要求。串行傳輸技術(shù)特別是串行解串器（SerDes）能給予比并行傳輸技術(shù)更高的帶寬，所需芯片引腳數(shù)目較少而且支持通信、網(wǎng)絡(luò)、數(shù)據(jù)存儲、傳輸、超高速等多種主流的標(biāo)準(zhǔn)，現(xiàn)已廣泛用于嵌入式高速傳輸領(lǐng)域。國內(nèi)外高性能的 CPU、DSP、FPGA 等產(chǎn)品都內(nèi)嵌了高速串行接口。高速串口技術(shù)的開展方向仍是提升單通道速度和多通道并行使用相結(jié)合。整體結(jié)果是給予不斷改進(jìn)升級的數(shù)據(jù)總帶寬。

由于 SerDes 測試所需測試設(shè)備的帶寬要大于信號速率，測試指標(biāo)高且測試端口接入會對信號產(chǎn)生影響，因而對 SerDes 的物理層測試提出了較高的要求。

芯片設(shè)計(jì)商通常的方式是采用儀器儀表與評估板的方式對被測器件（DUT）進(jìn)行評估。這個(gè)需要使用多套環(huán)境進(jìn)行測試，其中包括波形發(fā)生器、示波器、誤碼率分析儀等，該方式測試結(jié)果準(zhǔn)確但效率低下，只適用于產(chǎn)品評估階段。另外還有采用 FPGA 的方式，該方法可以覆蓋不同層的測試還可以使用用戶的協(xié)議來保證安全性等，這也使得該方法的通用性相對差一些，需要針對一個(gè)產(chǎn)品做一個(gè)環(huán)境。為分析決測試效率和高指標(biāo)問題，還可以采用 ATE 與測試儀表組件的方式進(jìn)行，測試效率雖然沒有 ATE 高但是相對于評估板的方式較容易接收。

本文順利獲得使用 ATE 與產(chǎn)品的可測性設(shè)計(jì)相結(jié)合，對 SerDes 產(chǎn)品進(jìn)行全面的功能、接收端參數(shù)、發(fā)送端參數(shù)的測試，測試快速準(zhǔn)確，達(dá)到了很好的效果。與其他方法相比，該方法效率高，可以達(dá)到較高的指標(biāo)，成本較受控。

2 SerDes 電路結(jié)構(gòu)及其測試內(nèi)容

典型的 SerDes 電路結(jié)構(gòu)如圖 1 所示。一個(gè)最典型的 SerDes 電路發(fā)送端的內(nèi)部結(jié)構(gòu)至少應(yīng)包括串行化電路、編碼電路，通常在編碼電路之前還有一級Scramble 編碼電路以減小信號的高頻諧波分量及信號失真；接收端應(yīng)至少包括解串電路、解碼電路、CDR時(shí)鐘數(shù)據(jù)恢復(fù)電路等。其他可能包括的功能模塊有：

循環(huán)冗余檢測（CRC）碼生成器、CRC 檢測器、多種編碼和解碼（4b/5b、8b/10b、64b/66b）、可調(diào)的擾碼器、各種對齊和菊花鏈選項(xiàng)、可配置的時(shí)鐘前端和后端以及不同等級的自環(huán)。

圖 1 SerDes 電路結(jié)構(gòu)框圖

2.1 功能測試

SerDes 電路的功能測試采用 ATE 與內(nèi)部可測性設(shè)計(jì)相結(jié)合的方式。SerDes 中通常有測試電路，其中偽隨機(jī)二進(jìn)制序列產(chǎn)生與檢測器用于產(chǎn)生 PRBS 碼和對數(shù)據(jù)的檢測。

PRBS 偽隨機(jī)序列通常被用于高速接口的信號完整性測試中。這些序列看起來是隨機(jī)的，但事實(shí)上具有特定的屬性，可以用來測量鏈路的質(zhì)量。在 SerDes中收發(fā)器的數(shù)據(jù)發(fā)生模塊可以產(chǎn)生多種工業(yè)標(biāo)準(zhǔn)的偽隨機(jī)序列，如表 1 所示。同時(shí)為了實(shí)現(xiàn) SerDes 電路的自檢，全雙工的 SerDes 通常有環(huán)回測試路徑，包括近端 PCS 環(huán)回、近端 PMA 環(huán)回、遠(yuǎn)端 PMA 環(huán)回、遠(yuǎn)端PCS 環(huán)回。同時(shí)在 ATE 端可進(jìn)行外環(huán)回測試。
表 1 偽隨機(jī)序列組合

2.2 性能測試

根據(jù)應(yīng)用領(lǐng)域的不同，JEDEC、IEEE、ITU-T 和OIF 等多個(gè)標(biāo)準(zhǔn)中對 SerDes 的物理層接口和抖動(dòng)等的特性進(jìn)行了規(guī)定。例如 JESD204B 標(biāo)準(zhǔn)第 4 章中對接收端和發(fā)送端電氣特性做了明確的規(guī)定。

SerDes 的電氣特性參數(shù)分發(fā)送端和接收端。發(fā)送端的參數(shù)主要包括預(yù)加重和去加重輸出幅度、預(yù)加重和去加重輸出峰峰值、共模電平、輸出抖動(dòng)幅度等。接收端的參數(shù)主要包括共模與差模電壓、上升下降時(shí)間、輸入抖動(dòng)容限、本地時(shí)鐘抖動(dòng)容限等。

3 測試難點(diǎn)

3.1 源同步技術(shù)

高速數(shù)字接口不斷增加的數(shù)據(jù)傳輸速率使得數(shù)據(jù)同步成為各項(xiàng)功能項(xiàng)、交直流參數(shù)等測試的關(guān)鍵前提。這個(gè)問題主要是由于時(shí)鐘抖動(dòng)造成數(shù)據(jù)無法采樣帶來的。本文順利獲得一系列電平和時(shí)序調(diào)整確認(rèn)同步點(diǎn)位置、最終找到最佳采樣點(diǎn)的方式以解決此問題。

3.2 測試通路校準(zhǔn)與補(bǔ)償

高速信號的測試必須保持通路上的信號質(zhì)量，圖2 是信號在整個(gè)通路的衰減過程。需要在硬件設(shè)計(jì)中特別考慮信號完整性問題，PCB 繪制中除做到一組等長外，有多路信號進(jìn)行測試時(shí)需要進(jìn)行多路等長，確保TDR 之后各路信號同步。在幅度上對于前期硬件設(shè)計(jì)不合理的需要同步幅度補(bǔ)償來確保芯片評價(jià)的正確性。

圖 2 測試通路上信號衰減過程

4 測試實(shí)現(xiàn)

本項(xiàng)目選用 93K 作為實(shí)現(xiàn)平臺。整個(gè)產(chǎn)品測試實(shí)現(xiàn)的環(huán)路如圖 3、4 所示。

圖 3 環(huán)回測試路徑

圖 4 參數(shù)測試路徑

4.1 自環(huán)測試

自環(huán)測試可以大大降低對測試設(shè)備的通道和速度要求，對不支持自環(huán)測試的源同步總線，可順利獲得外圍電路為高速總線建立自環(huán)回路來支持自環(huán)測試。該方法的缺點(diǎn)是無法對性能和參數(shù)進(jìn)行測試。

4.2 數(shù)據(jù)采集和解碼分析實(shí)現(xiàn)

使用高速模塊向 RX 端發(fā) PRBS 碼后，經(jīng)過芯片后在 TX 端用高速模塊將串行數(shù)據(jù)全部采集下來后，順利獲得軟件方法對數(shù)據(jù)進(jìn)行遍歷，尋找同步關(guān)鍵字，在此基礎(chǔ)上對數(shù)據(jù)進(jìn)行分割，最后用查表方式對串行數(shù)據(jù)進(jìn)行解碼，再在此基礎(chǔ)上將解碼數(shù)據(jù)和發(fā)出數(shù)據(jù)進(jìn)行對比，判斷發(fā)送功能是否正確。具體流程如圖 5 所示。

圖 5 高速 SerDes 電路功能測試流程

4.3 高速串行數(shù)據(jù)編解碼算法實(shí)現(xiàn)

高速串行數(shù)據(jù)編解碼算法主要是 8b/10b 編解碼算法的實(shí)現(xiàn)，難點(diǎn)是權(quán)重的計(jì)算。具體的算法是在發(fā)送的碼中增加固定碼的同步信號，將采集進(jìn)來的信號和固定碼的編碼值進(jìn)行比對查找，找到采集數(shù)據(jù)碼流的字節(jié)分割點(diǎn)對數(shù)據(jù)進(jìn)行 10 位一組的分割，然后將分割好的數(shù)據(jù)變成高 4 位和低 6 位，然后利用編碼表進(jìn)行反向查表，即可得到原始發(fā)送數(shù)據(jù)的數(shù)據(jù)值。

4.4 高速輸出端口交直流參數(shù)測試實(shí)現(xiàn)

利用 ATE 對端口數(shù)據(jù)進(jìn)行數(shù)字采樣，經(jīng)過對數(shù)據(jù)采樣點(diǎn)進(jìn)行處理，重新建立眼圖；進(jìn)行數(shù)據(jù)直方圖分析，尋找高和低電壓檢測眼圖的邊緣，用離散傅里葉變換對眼圖進(jìn)行處理，建立眼圖 mask，便可從眼圖邊緣數(shù)據(jù)分布計(jì)算出數(shù)據(jù)抖動(dòng)。眼圖 mask 的建立基本解決研討參數(shù)的測試。眼交匯處可計(jì)算出信號的抖動(dòng)情況。圖 6 是左邊沿和右邊沿整體與放大的波形。

圖 6 ATE 測試眼圖

有的 SerDes 還具有預(yù)加重和去加重功能，可順利獲得內(nèi)部設(shè)置使芯片處于該工作模式下，在輸出端測試預(yù)加重和去加重輸出幅度等，如圖 7 所示。圖中所示可非常清晰地查看到第一和第二電壓幅度。

圖 7 預(yù)加重和去加重輸出波形

4.5 高速輸入端口交直流參數(shù)測試實(shí)現(xiàn)

高速輸入端口的測試需要對高速串行信號加入一定的擾動(dòng)。需要抖動(dòng)的幅度和頻率可控，模擬環(huán)境中的時(shí)鐘抖動(dòng)。將此信號送入待測器件的高速輸入端，調(diào)節(jié)抖動(dòng)的幅度來測試解碼模塊的輸入容忍度。

5 結(jié)論

由測試結(jié)果可得出該方法可以比較直觀地查看測試圖形與結(jié)果，同時(shí)測試結(jié)果可一鍵輸出，數(shù)據(jù)也可按統(tǒng)一格式輸出，便于快速地對 SerDes 接口進(jìn)行測試與分析。同時(shí)該方法還有很好的通用性，可用于其他同類 SerDes 芯片的測試，包括專用電路與內(nèi)嵌 IP等。該方法現(xiàn)在已實(shí)現(xiàn) 10.125 Gbit/s 的測試，最高可實(shí)現(xiàn) 16 Gbit/s 的測試。

作者：張凱虹，季偉偉，朱 江

來源：電子與封裝

推薦新聞

• 

  ■十大网投正规信誉官网■十大网投靠谱平台 科技微波小課堂_有損傳輸線和無損傳輸線簡介

  07-16
• 

  ■十大网投正规信誉官网■十大网投靠谱平台 科技微波小課堂_用于車聯(lián)網(wǎng)的主要無線技術(shù)

  07-16
• 

  [行業(yè)動(dòng)態(tài)]下一代半導(dǎo)體材料來襲

  07-15
• 

  [技術(shù)前沿]核能成為航運(yùn)新選擇

  07-15
• 

  [行業(yè)動(dòng)態(tài)]一家本土廠商在電流感測元件細(xì)分賽道開展成了隱形冠軍

  07-12
• 

  大神分享的如何才能成為一名優(yōu)秀的射頻工程師？

  07-12