[設計研發(fā)]基于AD9154的八通道信號產生器設計
[設計研發(fā)]基于AD9154的八通道信號產生器設計
JESD204B 是一種高速串行總線協議，主要應用于轉換器與 FPGA 的數據傳輸接口，和并行數據總線相比有著明顯的優(yōu)勢。AD9154 是一款具有 JESD204B 接口的四通道模數轉換器（DAC）?，F場可編程門陣列（FPGA）可產生數字波形信號，其高速串行收發(fā)器接口可順利獲得 JESD204B 總線協議將波形數據發(fā)送給 AD9154 芯片產生模擬信號。使用 2 片 AD9154 與 1 片 FPGA 為核心器件，完成硬件電路和軟件程序設計，最后測試了產生信號的技術指標。
隨著轉換器分辨率和速度的提高，對更高效率接口的需求也隨之增長。JESD204 不但帶來了高效率，并給予了CMOS 和 LVDS 不能滿足的速度、大小和價格等優(yōu)勢。由于其管腳較少，可以降低封裝大小，使電路板布線更加簡便，還能降低整體成本。由于其標準的擴展性，能適應未來設計的需要。自 2006 年發(fā)布以來，JESD204 已推出了兩個版本，現行的是 B 版本，即 JESD204B。隨著該標準被轉換器供應商和FPGA 制造商等用戶采用，變得更加精確，也增添了更多的功能，提高了效率和操作的簡便性。此標準適用于 ADC 和 DAC，也可以用作 FPGA 的通用接口。
1 JESD204B 協議
JESD204B 接口包括發(fā)送接口和接收接口，其結構分為物理層、數據鏈路層、傳輸層和應用層，接收接口在功能上可以視為發(fā)送接口的逆過程。其結構框圖如圖 1 所示。物理層實現高速串行信號的發(fā)送和接收，完成數據串并、并串轉換以及編解碼處理。接口采用電流模式邏輯（CML）驅動器和接收器的差分對組成，傳輸速率為 312.5Mbps~12.5Gbps。數據鏈路層實現 8B/10B 編解碼、確定發(fā)送 / 接收規(guī)則、碼組同步、字符替換、SYNC 信號對齊、初始化幀同步、幀隊列檢測和校準等功能。對于發(fā)送部分，傳輸層實現將采樣數據組成幀，把幀傳輸給鏈路層 ；對于接收部分，傳輸層實現獲取解碼后的幀，將幀中的信息解碼為采樣數據進行處理。
圖 1 JESD204B 收發(fā)結構圖
JESD204B 順利獲得三個階段來建立同步鏈路 ：代碼組同步（CGS）、初始通道同步（ILAS）和數據傳輸階段 。鏈路需要共享參考時鐘、數據通道、同步信號。JESD204B 協議定義了Subclass0、Subclass1、Subclass2 三類子集設備，本文用到的是現在使用最廣泛的 Subclass1。其 Subclass1 需要sync 和 sysref 兩個同步信號。建立連接的過程為 ：CGS 階段，接收端將 sync 信號拉低，發(fā)出同步請求 ；發(fā)送端發(fā)出 /K28.5/ 符號 ；接收端接收到至少 4 個無錯誤的陸續(xù)在 /K28.5/符號時，將 sync 信號拉高，同步成功。ILAS 階段，發(fā)送端發(fā)送 4 個多幀，幀信息包括控制字符信息和配置參數信息。數據傳輸階段，將組成幀的數據給接收設備。
2 硬件設計
八通道信號產生器由 FPGA、單片機、DA、時鐘分配電路、電源等組成。結構框圖如圖 2 所示。
圖 2 八通道信號產生器結構框圖
FPGA 是產生信號的核心器件，選用 Xilinx 公司 V7 系列的 XC7K410T。此系列 FPGA 具有豐富的 RAM 及 DSP 資源、高速 I/O 接口以及支持 JESD204B 的 GTX 資源，可滿足高采樣率波形數據計算及 JESD204B 協議傳輸需求。FPGA 順利獲得自定義總線接收指令，控制載波、基帶、調制和輸出等模塊協同工作，產生相應的數字波形數據，經 JESD204B FPGA 核將數據按照協議打包發(fā)送給數模轉換器 (DAC)，DAC 將數據解包后轉變?yōu)槟M信號輸出。單片機順利獲得 SPI 總線完成對 AD9154的寄存器讀寫并產生對 FPGA 的控制信號。時鐘模塊可對內外 100MHz 時鐘進行選擇，并將時鐘進行分路分別供給 FPGA和 AD9154，用于電路板的正常工作。AD9154 是 ADI 公司于 2015 年推出的一款四通道、1GS/s、16 位數模轉換器（DAC）, 其片內集成 PLL（鎖相環(huán)）和八通道 JESD204B 接口，在100~300MHz 頻段內具有優(yōu)異的動態(tài)范圍性能。
3 軟件設計
八通道信號產生器的軟件包括FPGA 軟件和單片機軟件。其中，單片機完成時鐘選擇、DAC 寄存器配置、對 JESD204B 核的復位、和生成同步參考信號的功能 ；FPGA 完成時鐘分配、波形產生、JESD204B 核的應用和同步信號的處理等功能。軟件設計框圖如圖 3 所示。
圖 3 軟件設計框圖
3.1 參數配置
八通道信號產生器設計工作模式為DAC 采樣率 1Gsps，四通道輸出、每路 LANE數據傳輸速率為 10Gsps，根據以上條件，JESD204B 的關鍵配置參數為 ：
使用的 lanes 數量（L）=8 ；
決定采樣信息是否包含在一條 lane 中（HD）=1 ；
每 條 lane 在 一 個 幀 周 期 中 octets（8bits）的數量（F）=1 ；
轉換器分辨率（N）=16 ；
每個幀周期中每個轉換器采樣數據數量（S）=1 ；
轉換器件數量（M）=4。
根據以上參數配置，DAC 的數據傳輸如圖 4 所示。
圖 4 DAC 數據傳輸框圖
3.2 單片機程序設計
單片機完成時鐘選擇、DAC 寄存器配置、對 JESD204B 核的復位、和生成同步參考信號的功能。單片機程序的核心為 DAC 寄存器的配置，其實現對 DA工作模式、工作時鐘、JESD204B 物理層、數據鏈路層、傳輸層等的配置。對 FPGA 的 JESD204B 核的復位后，發(fā)送和接收端的JESD204B 已經準備好了，這時候發(fā)送 sysref 信號完成 FPGA與 DAC 的時鐘同步，可以進行數據鏈路的同步了。按照第 1 章所述的鏈路同步過程同步完成后，讀取相應的寄存器可以得知 DAC 的工作狀態(tài)，若狀態(tài)正常，DAC 和 FPGA 建立連接成功且工作完成 ；若不正常，進行重同步。
3.3 FPGA 程序設計
FPGA 完成時鐘分配、波形產生、JESD204B 核的應用和同步信號處理等功能。
FPGA 程序設計第一時間完成對 JESD204B 核的配置和生成，按照設計的工作模式和參數配置核并產生核文件 ；JESD204B核完成對發(fā)送接口物理層、數據鏈路層、傳輸層等的配置，對外接口主要包括時鐘、高速數據、同步、并行數據、AXI 控制總線接口等。其中，時鐘為 JESD204B 的 250MHz 工作時鐘 ；高速數據接口為與 DAC 傳輸數據的 8 對 GTX，工作速率為 10Gsps ；同步接口包括接收 sync 同步信號和 sysref 信號。時鐘分配模塊實現用 100MHz 的時鐘產生設計需要的時鐘，包括主工作時鐘 250MHz，控制接口時鐘 20MHz。波形產生模塊實現產生發(fā)送給 DAC 的波形數據，因 DAC 的采樣率為 1Gsps，FPGA 產生波形的速率為 250MHz，故采用用資源換速度的策略，即在一個 250MHz 時鐘周期內，FPGA 并行產生 4 個波形采樣點的幅度數據，用 DDS 技術產生正交載波。利用正 / 余弦波形的對稱性，使用一個雙口 ROM 存儲 1/4 個周期的波形，即可順利獲得查表控制來產生完整周期。同步信號處理實現將單片機輸入的同步控制信號轉變?yōu)榕c主時鐘同源的信號，用于同步 DAC 和 FPGA 的時鐘。
4 測試結果
八通道信號產生器按照圖 2 所示的硬件結構進行了設計制造，按照圖 3 所示軟件結構進行了單片機和 FPGA 程序設計，對輸出信號進行了測試。使用 Agilent 的信號分析儀N9020A 對輸出信號進行頻譜測量。針對單音信號，部分頻點的信號幅度及雜散抑制值如表 1 所示。測試結果表明，輸出信號能夠達到 400MHz 帶寬，帶內雜散抑制在 50dBc 以上，幅度一致性在 1dB 以內，達到工程應用要求。
表 1 八通道信號產生器測試結果
5 結束語
本文設計的八通道信號產生器，結合大容量 FPGA 與JESD204B 接口的 DAC，只用一塊板卡就可以產生八通道400MHz 帶寬的任意波形信號。對硬件板卡和程序軟件都進行了精心設計。經實際測試和工程應用，達到了設計要求。八通道信號產生器具有設備簡單、幅度一致性好、波形配置靈活等優(yōu)點，利于降低設備復雜度、控制成本，可廣泛應用于寬帶通信對抗、復雜電磁環(huán)境背景信號產生等領域。
作者 ：馮鶴 來源：設計研發(fā)
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