面向高信道衰減的低功耗112 Gibit/s Duo-binaryPAM4 SerDes發(fā)射機設計

為分析決串行收發(fā)機在強信道衰減下誤碼過高的問題，采用 Duo-binary PAM4 編碼技術設計了一款低功耗的112 Gibit/s SerDes 發(fā)射機。順利獲得采用 Duo-binary PAM4 編碼技術，解決了高速PAM4(Pulse Amplitude Modulation-4)信號衰減過大的問題;采用 CMOS 的1/4 速架構的4:1 合路器，降低了發(fā)射機的系統(tǒng)功耗;采用阻抗校準電路,提高了Duo-binary PAM4 發(fā)射機的線性度。該發(fā)射機采用CMOS 28 nm 工藝設計,0.9V電壓供電。仿真結果表明:該發(fā)射機在20.9dB強信道衰減下,可以工作在112 Gibit/s，功耗為1.9 pJ/bit,且線性度達到88.3%。

近年來大數(shù)據(jù)產業(yè)蓬勃開展，飛速增長的數(shù)據(jù)量引發(fā)了對數(shù)據(jù)處理需求和傳輸需求的爆發(fā)式增長，傳統(tǒng)的并行接口隨著通信速度的不斷提升，多條緊挨的通道之間會出現(xiàn)嚴重的串擾和耦合，嚴重影響信號質量。而高速串行接口( SerDes) 采用一對差分線進行信號傳輸，抗噪聲、抗干擾能力強，因此串行接口逐步取代并行接口，節(jié)約了信道和 I/O 管腳，消除了同步問題，成為了主流高速接口。在數(shù)據(jù)率飛速開展中，傳統(tǒng)的不歸零碼( Non Ｒe-turn Zero，NＲZ) 調制在 100 Gibit / s 以上的高速串口應用中信道衰減影響凸出，因此，四電平脈沖幅度調制串行接口逐漸取代NＲZ，其奈奎斯特頻率是NＲZ的一半，較好地解決了數(shù)據(jù)在強信道衰減下誤碼過高的問題。

在這樣的背景下，對高速 SerDes 進行深入研究。設計基于Duo-binary PAM4 編碼技術的112 Gibit / s 的 Ser-Des 發(fā)射機，Duo-binary PAM4 編碼其奈奎斯特頻率更是PAM4 的一半，顯著減少了面臨的信道損耗。本文概括介紹了發(fā)射機總體電路架構，具體分析發(fā)射機的關鍵模塊，并給出仿真驗證結果。

1 發(fā)射機電路架構

發(fā)射機是 SerDes 系統(tǒng)的數(shù)據(jù)發(fā)射端，用于將處理器、存儲器或者傳感器發(fā)出的多路并行數(shù)據(jù)串行化，并順利獲得信道傳輸?shù)浇邮諜C。實現(xiàn)高速數(shù)據(jù)的串行與均衡是發(fā)射機的主要任務。本文設計的發(fā)射機采用 DSP +DAC 架構，主要由預編碼模塊、DB( Duo-binary) 模塊、64∶ 4 并串轉換模塊、1 /4 速率的四合一高速合路器、SST驅動電路組成，其系統(tǒng)框圖見圖 1。

圖1 發(fā)射機系統(tǒng)框圖

電路接收由偽隨機碼產生的64路875 Mibit/s 的并行信號，經(jīng)過預編碼模塊來消除前后碼元的相關性，后經(jīng)過DB模塊產生雙二進制信號，64∶ 4并串轉換模塊將64路875 Mibit/s合成14Gibit/s 的高速串行信號，該模塊所需的時鐘由鎖相環(huán)( Phase Locked Loop，PLL) 產生的14GHz時鐘信號分頻給予; 之后利用相位相差 90°的時鐘產生輸出脈沖，并將4路數(shù)據(jù)串化成1路高速的數(shù)據(jù)流，最后由驅動模塊實現(xiàn)驅動，輸出112 Gibit /s Duo-binary PAM4信號。

2 發(fā)射機電路設計

2.1 Duo-binary PAM4編碼

當前主流的調制方式為NＲZ與PAM4調制，NＲZ調制使用高低電平“0”和“1”傳輸信號，NＲZ調制1UI 只能傳輸1 bit的“0”或“1”，而 PAM-4調制則采用4個電平“0”，“1”，“2”，“3”( 對應二進制編碼為“00”，“01”，“10”，“11”) ，在 1UI 的時間內能傳輸2 bit的信息。相比于NＲZ調制，PAM4實現(xiàn)了加倍的數(shù)據(jù)傳輸速率，并且在相同速率下，PAM4的奈奎斯特頻率是NＲZ的一半，使得信號遭受的信道損耗大幅減少。然而隨著數(shù)據(jù)率的飛速開展，信道損耗問題越來越嚴重，制約了NＲZ調制在 100 Gibit/s以上高速串口中的應用。在這種情況下，PAM4逐漸取代NＲZ，其奈奎斯特頻率是NＲZ的一半，成為超高速串口的主流調制方式。而 Duo-binaryPAM4編碼在PAM4的基礎上，其奈奎斯特頻率更是PAM4 的一半，如圖 2 所示( 112Gibit/s Duo-binary PAM4信號的奈奎斯特頻率為14GHz，而 PAM4 信號為 28GHz，NＲZ 信號為56 GHz) ，這帶來了以下好處: 1) 使得信號遭受的信道損耗大幅減少，56Gibit/s NＲZ 信號在奈奎斯特頻率處的損耗高達 70 dB，PAM4 信號降低為36．16dB，而DB-PAM4信號降低到了20．9dB，如圖 3 所示; 2)信號接收端采用同樣的采樣率可以取得更多的采樣點，數(shù)據(jù)精度提高。

圖2 功率譜密度

圖3 信道損耗

圖 4 所示為NＲZ信號轉換成DB信號的線性模型。將兩個相鄰不相關的碼元變成相關的三電平DB信號。DB 信號進行傳輸時會出現(xiàn)差錯傳遞，因此，在進行雙二進制轉換前加入預編碼電路來消除前后碼元的相關性。

圖4 線性模型

預編碼實現(xiàn)模二相加運算，將輸入的二進制序列{bn} 預編碼成為序列{dn} ，即

電平轉換將經(jīng)過預編碼的{dn}序列由單極性{0，1} 轉化為雙極性碼{an} 序列{－1，1}，實現(xiàn)功能

順利獲得延時相加電路生產DB序列{cn}

化簡得

由式(1)和式(4)將輸入序列{bn}表示為

2.2 1/4 速架構的4∶1 MUX設計

高速的合路器設計是SerDes 發(fā)射機設計的關鍵，合路器必須要給予充足的時序裕度以保證時序的正確性。傳統(tǒng)的1/2 速架構合路器留給數(shù)據(jù)建立和保持的時間只有1UI，當數(shù)據(jù)率達到100Gibit/s 時，1UI僅為10ps，為了擴展時序裕度，設計了基于4∶ 1合路器的1/4速架構，合路器的結構如圖5所示。其時鐘頻率是輸出頻率56Gibit/s的1/4即14GHz。每個脈沖產生單元在2 個相差 90°相位且周期是 4UI 寬度周期的時鐘驅動下產生 1UI 的數(shù)據(jù)輸出脈沖。這4個相同的脈沖產生單元然后在流水線時鐘的驅動下將4路數(shù)據(jù)串行化成 1 路高速的數(shù)據(jù)流輸出。

圖 5 合路器架構

圖 6 給出了4∶1 MUX 的仿真輸出眼圖。從仿真結果可以看出，該結構的輸出眼寬大約是17．8ps，且4只眼睛均勻，最大抖動為225fs。

圖 6 仿真眼圖

2.3 驅動電路設計

驅動器有兩種基本結構，即電流模驅動(Current-Mode Logic，CML) 和電壓模驅動(Source-Series Termi-nated，SST) 。在輸出相同擺幅時，電壓模驅動所需的電流僅為電流模驅動的1/4。在高速情況下，電壓模式驅動器比電流模式驅動器更快，線性度更好，并給予更好的垂直和水平眼開口，因此，本文采用SST驅動電路實現(xiàn)112 Gibit/s DB-PAM4。SST電路的輸出阻抗由串聯(lián)電阻和反相器輸出阻抗決定。每條支路并聯(lián)輸出阻抗設定為50Ω，以實現(xiàn)阻抗匹配。

為了實現(xiàn)SST驅動的輸出阻抗的校準，本文采用結構如圖7所示的輸出阻抗校準電路。

圖 7 阻抗校準的電壓模驅動

該電路將傳統(tǒng)的SST驅動電路分成N個相同、并聯(lián)連接的子單元，其中K個子單元是導通的(K＜N) ，導通單元的總輸出阻抗等于傳輸信道的阻抗。當輸出阻抗大于傳輸信道的特征阻抗時，增多K的數(shù)量，即導通關斷的子單元; 反之，減少K的數(shù)量。這樣的校準電路不僅可以有效調節(jié)輸出阻抗，并且不消耗電壓裕度。

3 發(fā)射機整體仿真驗證

本文發(fā)射機是基于 CMOS 28nm工藝進行設計的。設計驗證時，采用偽隨機碼作為并行輸入數(shù)據(jù)，采用鎖相環(huán)(PLL) 產生14GHz的時鐘作為原輸入信號并進行的分頻處理給各模塊給予對應的時鐘，進行仿真驗證得到發(fā)射機的眼圖，如圖 8 所示。

圖8 發(fā)射機仿真眼圖

其中，6只眼睛垂直張開高度從上而下依次為80.78mV,82.44mV,84.12mV,79.27mV,88.65mV,86.78mV;水平張開寬度依次為14.86ps，13.76ps，13.86ps，14.64ps,13.96ps,15.63ps;6 只眼睛垂直張開高度比例為1: 1.02:1.04:0.98:1.09:1.07。6 只眼睛最小的垂直張開高度為79.27 mV;最小的水平張開寬度為13.76ps，約為0.7UI?？梢钥闯霰疚脑O計的發(fā)射機電路性能良好，滿足設計要求。

4 結論

本文基于CMOS 28nm工藝，設計了一款數(shù)據(jù)率為112 Gibit/s的Duo-binary PAM4發(fā)射機。1/4速架構的 4∶ 1MUX模塊采用CML結構，驅動電路采用輸出阻抗可調整的電壓模驅動，采用64bit的偽隨機碼作為輸入數(shù)據(jù)，建立仿真測試環(huán)境。仿真測試結果表明，當發(fā)射機工作在112Gibit/s時，MUX 電路功能正確，設計的發(fā)射機能工作于設計的速率，符合設計要求。

從與其他發(fā)射機性能的對比結果可以看出，本文設計的發(fā)射機與先進的10nm工藝設計相比，眼高有著更好的性能，與相近的40nm工藝比，也有著功耗低的優(yōu)勢。

來源：電光與控制

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