英特爾,3D堆疊CMOS晶體管與驅(qū)動(dòng)器-GaN功率開關(guān)
隨著人工智能和其他先進(jìn)技術(shù)擴(kuò)大了對(duì)加速計(jì)算的需求，芯片設(shè)計(jì)人員正在尋找在處理器內(nèi)裝入更多組件的方法，部分原因是服務(wù)器和筆記本電腦內(nèi)的電路板不會(huì)威脅到超出其外殼的范圍。
在正在進(jìn)行的工作的一個(gè)例子中，英特爾研究人員在周六的一次技術(shù)活動(dòng)中展示了與背面電源和直接背面接觸相結(jié)合的3D堆疊CMOS晶體管。
該公司聲稱，同類首創(chuàng)的進(jìn)步將有助于摩爾定律的繼續(xù)開展，以擴(kuò)展到未來半導(dǎo)體的更高性能。
“持續(xù)創(chuàng)新比以往任何時(shí)候都更加重要，”英特爾組件研究總經(jīng)理Sanjay Natarajan在IEDM（IEEE國際電子器件會(huì)議）上發(fā)表的一份聲明中表示。英特爾預(yù)計(jì)四年內(nèi)將出現(xiàn)五個(gè)芯片節(jié)點(diǎn)，并需要新的芯片架構(gòu)才能進(jìn)入英特爾所說的“Angstrom 時(shí)代”。到那時(shí)，芯片內(nèi)部的一些物理特征就無法再像今天那樣以納米或十億分之一米為單位進(jìn)行精確測量。對(duì)于埃，物理特征是十億分之一米。
英特爾一年前設(shè)定了一個(gè)目標(biāo)，即到2030年將摩爾定律擴(kuò)展到單個(gè)處理器封裝上的1萬億個(gè)晶體管。這大約是當(dāng)時(shí)微芯片最高數(shù)量的10倍。摩爾定律指出，隨著微芯片上晶體管數(shù)量的增加，計(jì)算機(jī)的速度和功能預(yù)計(jì)每兩年就會(huì)翻一番。
周六，英特爾專家展示了3D堆疊CMOS（互補(bǔ)金屬氧化物半導(dǎo)體）晶體管以及背面電源和背面接觸。這意味著英特爾展示了以小至60 nm的縮小柵極間距垂直堆疊互補(bǔ)場效應(yīng)晶體管的能力，這一工藝可實(shí)現(xiàn)面積效率——類似于兩層或三層房屋如何給予更多平方英尺，同時(shí)大量使用較少的面積。
英特爾動(dòng)畫展示了帶有白線的3D堆疊，表明電源軌道從硅下方移動(dòng)，為硅上方的數(shù)據(jù)互連留出更多空間。（英特爾）
背面供電和直接背面接觸僅僅意味著處理器的供電互連（或電線）被移至硅下方，以便為硅上方的數(shù)據(jù)互連留出更多空間。此外，電源互連可以做得更大，因此電阻更小。
英特爾在一份新聞稿中聲稱，垂直堆疊和背面功率表明該公司在全柵晶體管科學(xué)領(lǐng)域處于領(lǐng)先地位，“使其在競爭中處于領(lǐng)先地位”。
英特爾首次實(shí)施的背面供電預(yù)計(jì)將于2024年順利獲得所謂的PowerVia投入生產(chǎn)。研究人員現(xiàn)在正在尋找超越PowerVia的其他工藝。
英特爾還成功演示了硅晶體管與氮化鎵晶體管在同一300毫米晶圓上而不是在每個(gè)半導(dǎo)體封裝上的大規(guī)模3D單片集成。該集成稱為DrGaN，或驅(qū)動(dòng)器-GaN功率開關(guān)。
英文原文：http://www.fierceelectronics.com/power-management/intel-says-latest-breakthroughs-chip-design-promise-more-moores-law
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